Considere un sistema con una memoria caché de datos de asignación directa de 2 KB con un tamaño de bloque de 64 bytes. El sistema tiene un espacio de direcciones físicas de 64 KB y una longitud de palabra de 16 bits. Durante la ejecución de un programa, se accede a cuatro palabras de datos P, Q, R y S en ese orden 10 veces (es decir, PQRSPQRS…). Por lo tanto, hay 40 accesos a la caché de datos en total. Suponga que la memoria caché de datos está inicialmente vacía y que el programa no accede a otras palabras de datos. Las direcciones de los primeros bytes de P, Q, R y S son 0xA248, 0xC28A, 0xCA8A y 0xA262, respectivamente. Para la ejecución del programa anterior, ¿cuáles de las siguientes afirmaciones son VERDADERAS con respecto a la caché de datos?
(A)
Cada acceso a S es un éxito.
(B)
Una vez que P se lleva al caché, nunca se desaloja.
(C)
Al final de la ejecución, solo R y S residen en el caché.
(D)
Cada acceso a R evicts Q del caché.
Respuesta: (A) (B) (D)
Explicación:
Número de líneas de caché = 2KB/ 64B = 32
~ 5 bits para el índice de caché. Número de bits en el desplazamiento = 6 bits
~ Etiqueta = 16-(6+5) = 16-11 = 5
|
16 bits |
||
| ETIQUETA | Índice | Compensar |
| 5 | 5 | 6 |
P : 0xA248 ⇒ 1010 0010 0100 1000
Etiqueta: 10100, Índice: 01001, Compensación: 001000
~ Línea 9 Señorita
P: 0xC28A ⇒ 1100 0010 1000 1010
Etiqueta: 11000, Índice: 01010, Compensación: 001010 ⇒ Error de línea 10
R: 0xCA8A 1100 1010 1000 1010
Etiqueta: ⇒ 11001, Índice: 01010, Compensación: 001010 ⇒ Línea 10 pero los bits de la etiqueta no coinciden. ⇒ Señorita.
La referencia Q será reemplazada por R.
S: 0xA262 1010 0010 0110 0010
Etiqueta: 10100, Índice: 01001, compensación: 100010 ⇒ Línea 9 Hit
Como los bits de etiqueta también coinciden con P, la referencia para S conduce al acierto de caché.
Como se muestra en el diagrama, los bloques P y S se asignan a la misma línea en la memoria caché de asignación directa, mientras que los bloques Q y R se asignan a la misma línea en la memoria caché. Como resultado, R reemplaza a Q cada vez que se carga. La línea de caché contiene bits TAG que son iguales para P y S. La operación de obtener acceso a S será exitosa. P está presente al final de la ejecución porque P y S están en la misma línea de caché. Sin embargo, P está ausente del caché.
Cuestionario de esta pregunta
Comente a continuación si encuentra algo incorrecto en la publicación anterior
Publicación traducida automáticamente
Artículo escrito por GeeksforGeeks-1 y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA