Suponga que una computadora tiene cachés en el chip y fuera del chip, memoria principal y memoria virtual. Suponga las siguientes tasas de aciertos y tiempos de acceso: caché en chip 95 %, 1 ns, caché fuera de chip 99 %, 10 ns, memoria principal: X %, 50 ns, memoria virtual: 100 %, 2 500 000 ns. Tenga en cuenta que el tiempo de acceso en el chip es de 1 ns. Ahora queremos que nuestro tiempo de acceso efectivo aumente mucho más allá de 1 ns. Suponga que un tiempo de acceso efectivo de aceptación es de 1,6 ns. ¿Cuál debería ser X (la tasa de aciertos de la memoria) para garantizar que EAT no sea inferior a 1,6 ns?
(A)
90%
(B)
85%
(C)
99,99%
(D)
95%
Respuesta: (C)
Explicación:
COMER = 1 ns + 0,05 * (10 ns + 0,01 * (50 ns + (1 – X) * 2 500 000 ns)).
Como queremos que EAT no sea más de 1,6 ns, resolvemos para X con
1,6 ns = 1ns + 0,05 * (10 ns + 0,01 * (50 ns + (1 – X) * 2 500 000 ns)).
X = 1 – ((((((1.25 ns – 1 ns) / .05) – 10 ns) / .01) – 50 ns) / 2,500,000).
X = 0,99994 = 99,994%.
¡Nuestra tasa de fallos para la memoria virtual no debe ser inferior al 0,006 %!
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Artículo escrito por GeeksforGeeks-1 y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA