En los circuitos síncronos donde todos los elementos lógicos comparten la misma señal de reloj, se vuelve imperativo diseñar estos elementos lo más cerca posible de la fuente del reloj porque un sistema en chip, FPGA, CPLD contiene miles de millones de transistores. Aunque estas distancias son mínimas debido a su gran número, existe un retraso de propagación que hace que la señal del reloj llegue a diferentes partes del chip en diferentes momentos. Esto se llama sesgo de reloj.
En el diseño de circuitos digitales, un circuito «secuencialmente adyacente» es uno en el que se supone que un pulso emitido desde una fuente común llega al mismo tiempo. Usando esta definición, podemos escribir una expresión matemática para el sesgo del reloj como
Circuito secuencialmente adyacente
Circuito adyacente no secuencial.
T a (Tiempo de llegada del pulso de reloj al componente a)
T b (Tiempo de llegada del pulso de reloj al componente b)
Después,
Clock skew Ts = Ta - Tb
Factores que causan el sesgo del reloj:
- Longitud de interconexión
- Variaciones de temperatura
- Acoplamiento capacitivo
- Imperfecciones materiales
- Diferencias en la capacitancia de entrada en las entradas de reloj
Tipos de sesgo de reloj:
- Sesgo positivo:
esto ocurre cuando el registro receptor recibe el pulso de reloj más tarde de lo requerido.
- Sesgo negativo:
esto ocurre cuando el registro receptor recibe el pulso del reloj antes de lo requerido.
Tipos de sesgos de reloj
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Artículo escrito por shridharnator y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA