1. Verilog :
Verilog es un lenguaje de descripción de hardware (HDL). Es un lenguaje de programación que se utiliza para describir la estructura y el comportamiento de los circuitos electrónicos. En 1983, el lenguaje Verilog comenzó como un lenguaje patentado para el modelado de hardware en Gateway Design Automation Inc y luego se convirtió en el estándar IEEE 1364 en 1995 y comenzó a usarse más ampliamente. Verilog se basa en un banco de pruebas a nivel de módulo.
2. SystemVerilog:
SystemVerilog es una combinación de lenguaje de descripción de hardware (HDL) y lenguaje de verificación de hardware (HVL) y se denomina HDVL. Significa que describe la estructura y el comportamiento de los circuitos electrónicos, así como también verifica los circuitos electrónicos escritos en un lenguaje de descripción de hardware. SystemVerilog actúa como un superconjunto de Verilog con muchas extensiones al lenguaje Verilog en 2005 y se convirtió en el estándar IEEE 1800 y se actualizó nuevamente en 2012 como estándar IEEE 1800-2012. SystemVerilog se basa en un banco de pruebas de nivel de clase que es de naturaleza más dinámica.
Diferencia entre Verilog y SystemVerilog:
| S. No. | VERILOG | SISTEMAVERILOG |
|---|---|---|
| 01. | Verilog es un lenguaje de descripción de hardware (HDL). | SystemVerilog es una combinación de lenguaje de descripción de hardware (HDL) y lenguaje de verificación de hardware (HVL). |
| 02 | El lenguaje Verilog se utiliza para estructurar y modelar sistemas electrónicos. | El lenguaje SystemVerilog se utiliza para modelar, diseñar, simular, probar e implementar sistemas electrónicos. |
| 03. | Es compatible con el paradigma estructurado. | Es compatible con el paradigma estructurado y orientado a objetos. |
| 04. | Verilog se basa en un banco de pruebas a nivel de módulo. | SystemVerilog se basa en un banco de pruebas de nivel de clase. |
| 05. | Está estandarizado como IEEE 1364. | Está estandarizado como IEEE 1800-2012. |
| 06 | Verilog está influenciado por el lenguaje C y el lenguaje de programación Fortran. | SystemVerilog se basa en el lenguaje de programación Verilog, VHDL y c++. |
| 07 | Tiene extensión de archivo .v o .vh | Tiene extensión de archivo .sv o .svh |
| 08 | Es compatible con los tipos de datos Wire y Reg. | Admite varios tipos de datos como enumeración, unión, estructura, string, clase. |
| 09 | Se basa en la jerarquía de módulos. | Se basa en clases. |
| 10 | Se inició en 1983 como lenguaje propietario para el modelado de hardware. | Originalmente fue pensado como una extensión de Verilog en el año 2005. |
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Artículo escrito por Satyabrata_Jena y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA