Considere un procesador segmentado con las siguientes cuatro etapas:
IF: Instruction Fetch ID: Instruction Decode and Operand Fetch EX: Execute WB: Write Back
Las etapas IF, ID y WB toman un ciclo de reloj cada una para completar la operación. El número de ciclos de reloj para la etapa EX depende de la instrucción. Las instrucciones ADD y SUB necesitan 1 ciclo de reloj y la instrucción MUL necesita 3 ciclos de reloj en la etapa EX. El reenvío de operandos se utiliza en el procesador segmentado. ¿Cuál es el número de ciclos de reloj necesarios para completar la siguiente secuencia de instrucciones?
ADD R2, R1, R0 R2 <- R0 + R1 MUL R4, R3, R2 R4 <- R3 * R2 SUB R6, R5, R4 R6 <- R5 - R4
(A) 7
(B) 8
(C) 10
(D) 14
Respuesta: (B)
Explicación: Explicación:
Orden de las fases del ciclo de instrucción
SI” ID” EX” WB”
Tenemos 3 instrucciones. que representa la espera en la canalización debido al resultado de forma dependiente.
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 |
| R2!R1!R0 | SI | IDENTIFICACIÓN | EX | WB | |||
| R4!R3!R2 | SI | IDENTIFICACIÓN | EX | EX | EX | WB | |
| R6!R5!R4 | SI | IDENTIFICACIÓN | – | – | EX | WB |
Esta es la tabla que muestra las fases del ciclo y el número de ciclos necesarios para una instrucción determinada.
No. de ciclos requeridos=8
Entonces (B) es la opción correcta.
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Artículo escrito por GeeksforGeeks-1 y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA