Configuración del modo mínimo del microprocesador 8086 (modo Min)

Visión general :

• El microprocesador 8086 opera en modo mínimo cuando MN/MX’ = 1.
• En modo mínimo, el 8086 es el único procesador del sistema que proporciona todas las señales de control necesarias para las operaciones de memoria y la interfaz de E/S.
• Aquí el circuito es simple pero no admite multiprocesamiento.
• Los otros componentes que son transceptores, pestillos, generador de reloj 8284, decodificador 74138, memoria y dispositivos de E/S también están presentes en el sistema.
• El bus de direcciones de 8086 tiene una longitud de 20 bits. Con esto podemos acceder a 2 memorias de ²⁰ bytes, es decir, 1 MB. De 20 bits, 16 bits A ₀ a A ₁₅ (o 16 líneas) se multiplexan con un bus de datos. Por multiplexación, significa que actuarán como líneas de dirección durante el primer estado T del ciclo de la máquina y en el resto actuarán como líneas de datos. A ₁₆ a A ₁₉ se multiplexan S ₃ a S ₆ y BHE’ se multiplexa con S ₇ .

Señales de control proporcionadas por 8086 para operaciones de memoria e interfaz de E/S:
se utilizan para identificar si el bus lleva una dirección válida o no, en qué dirección se necesita transferir datos a través del bus, cuando hay datos de escritura válidos en el bus de datos y cuándo colocar los datos leídos en el bus del sistema. Por lo tanto, su patrón de secuencia hace que todas las operaciones tengan éxito en un ciclo de máquina en particular. 

8282 (8 bits) pestillo : 
los pestillos se almacenan en búfer D FF. Se utilizan para separar la dirección válida del bus de direcciones/datos multiplexado mediante la señal de control ALE, que está conectada a la luz estroboscópica (STB) de 8282. La ALE es una señal alta activa. Aquí se requieren tres pestillos de este tipo porque la dirección es de 20 bits.

Transceptores 8286 (8 bits) : 
Son buffers bidireccionales y también conocidos como amplificadores de datos. Se utilizan para separar los datos válidos del bus de datos/adición multiplexados. Se necesitan dos transceptores de este tipo porque el bus de datos tiene una longitud de 16 bits. 8286 está conectado a las señales DT/R’ y DEN’. Se habilitan a través de la señal DEN. La dirección de los datos en el bus de datos se controla mediante la señal DT/R’. DT/R’ está conectado a T y DEN’ está conectado a OE’.

• El generador de reloj 8284 se utiliza para proporcionar el reloj.
• M/IO’= 1, luego la transferencia de E/S se realiza a través del bus. y cuando M/IO’ = 0, entonces se realiza la operación de E/S.
• Las señales RD’ y escritura WR’ se utilizan para identificar si se está realizando un ciclo de bus de lectura o un ciclo de bus de escritura. Cuando WR’ = 0, indica que los datos de salida son válidos en el bus de datos.
• RD’ indica que el 8086 está realizando una lectura de datos o se está produciendo un proceso de obtención de instrucciones. Durante las operaciones de lectura, también se utiliza otra señal de control, que es DEN (habilitación de datos) e indica a los dispositivos externos cuándo deben poner datos en el autobús.
• Las señales de control para todas las operaciones se generan decodificando M/IO’, RD’, WR’. Son decodificados por el decodificador 74138 3:8.

• INTR e INTA: 
  cuando INTR = 1, hay una interrupción en 8086 por parte de otros dispositivos para su servicio. Cuando INTA’= 0, indica que el procesador está listo para atenderlos.
• La solicitud de bus la realizan otros dispositivos mediante la señal HOLD y el procesador los reconoce mediante la señal de salida HLDA.
• Para obtener más detalles sobre los pines de modo mínimo 8086, consulte ( este artículo ).

Diagrama de tiempo :
el funcionamiento del modo mínimo se puede entender fácilmente mediante diagramas de tiempo.

• El ciclo de bus de todos los procesadores tiene al menos 4 estados T (T ₁ , T ₂ , T ₃ , T ₄ ). La dirección la proporciona el procesador en el estado T1. Está disponible en el bus para un estado T.
• En T _2, el bus está probado para cambiar la dirección del bus (en el caso de un ciclo de lectura de datos).
• La transferencia de datos tiene lugar entre T ₃ y T ₄ .
• Si el dispositivo direccionado es más lento, entonces el estado de espera se inserta entre T ₃ y T ₄ .

• En T ₁ estado ALE = 1, esto indica que una dirección válida está bloqueada en el bus de direcciones y también M / IO’ = 1, lo que indica que la operación de memoria está en progreso.
• En T2 _, la dirección se elimina del bus local y se envía al dispositivo direccionado. Entonces el autobús está tristado.
• Cuando RD’ = 0, los datos válidos están presentes en el bus de datos.
• Durante T ₂ DEN’ =0, que habilita los transceptores y DT/R’ = 0, que indica que se reciben los datos.
• Durante T _3, los datos se colocan en el bus de datos y el procesador los lee.
• El dispositivo de salida hace que la línea READY sea alta. Esto significa que el dispositivo de salida ha realizado el proceso de transferencia de datos. Cuando el procesador hace que la señal de lectura sea 1, el dispositivo de salida volverá a probar sus controladores de bus.

• En T ₁ estado ALE = 1, esto indica que una dirección válida está bloqueada en el bus de direcciones y también M / IO’ = 1, lo que indica que la operación de memoria está en progreso.
• En T ₂ , el procesador envía los datos a escribir a la ubicación direccionada.
• Los datos se almacenan en el bus hasta la mitad del estado _T4 .
• El WR’=0 se vuelve al comienzo de T ₂ .
• Las señales BHE’ y A0 se utilizan para seleccionar el byte o bytes de memoria o palabra de E/S.
• Durante T ₂ DEN’ =0, que habilita, transceptores y DT/R’ = 1, lo que indica que los datos son transferidos por el procesador al dispositivo direccionado.

Todo tipo de operaciones de memoria y E/S se realizan mediante la decodificación de M/IO’ y RD’ WR’ como se muestra en la tabla anterior.