PUERTA | PUERTA-CS-2005 | Pregunta 68

Una CPU canalizada de 5 etapas tiene la siguiente secuencia de etapas:

IF — Instruction fetch from instruction memory,
RD — Instruction decode and register read,
EX — Execute: ALU operation for data and address computation,
MA — Data memory access - for write access, the register read
     at RD stage is used,
WB — Register write back.
Consider the following sequence of instructions:
I1 : L R0, 1oc1;        R0 <= M[1oc1]
I2 : A R0, R0;           R0 <= R0 + R0
I3 : S R2, R0;           R2 <= R2 - R0
Let each stage take one clock cycle.

¿Cuál es el número de ciclos de reloj necesarios para completar la secuencia de instrucciones anterior a partir de la búsqueda de I1?
(A) 8
(B) 10
(C) 12
(D) 15

Respuesta: (A)
Explicación:
Si usamos el reenvío de operandos desde la etapa de memoria:

T1	T2	T3	T4	T5	T6	T7	T8
l1	SI	RD	EX	MAMÁ	WB
l2	SI	RD	EX	MAMÁ	WB
l3	SI	RD	EX	MAMÁ	WB

Si no usamos el reenvío de operandos:

T1	T2	T3	T4	T5	T6	T7	T8	T9	T10	T11
l1	SI	RD	EX	MAMÁ	WB
l2	SI	RD	EX	MAMÁ	WB
l3	SI	RD	EX	MAMÁ	WB

Así, ciclos de reloj = 8/11
Ya que, 11 no está en la opción. Entonces, ciclos de reloj = 8.

 
Por lo tanto, la opción (A) es correcta.

 
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