Considere la siguiente ruta de datos de una CPU.
La ALU, el bus y todos los registros en la ruta de datos son del mismo tamaño. Todas las operaciones, incluido el incremento de la PC y los GPR, deben realizarse en la ALU. Se necesitan dos ciclos de reloj para la operación de lectura de memoria: el primero para cargar la dirección en el MAR y el siguiente para cargar datos del bus de memoria en el MDR
La instrucción “sumar R0, R1” tiene la interpretación de transferencia de registro R0 < = R0 + R1. El número mínimo de ciclos de reloj necesarios para el ciclo de ejecución de esta instrucción es.
(A) 2
(B) 3
(C) 4
(D) 5
Respuesta: (B)
Explicación:
Está claro del diagrama que los operandos deben cargarse en los registros S & T antes de que la ALU pueda realizar cualquier operación. Para mover los operandos de R 0 &R 1 a S & T se necesitan dos ciclos de reloj. También se da que la ALU y los registros son del mismo tamaño, por lo que las operaciones se pueden realizar en una sola etapa requiriendo solo un ciclo de reloj (si el tamaño de los operandos es mayor que la ALU, entonces los operandos se dividen y el las operaciones se realizan por etapas).
1) S <= R 0 : Mueve el operando de R 0 al registro S.
2) T <= R 1 : Mueve el operando del registro R 1 al S.
3) R 0 <= S+T : Agrega los operandos y vuelve a almacenarlos en R 0.
Por lo tanto, para la ejecución se necesitan ciclos de reloj de fase 3.
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Artículo escrito por GeeksforGeeks-1 y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA