Considere un sistema que tiene una frecuencia de reloj de 2 ns y una penalización por falla de 50 ciclos de reloj. al acceder a los datos, el 1% de las instrucciones y el 5% de las referencias de datos no se encuentran en el caché. Solo el 15 % del acceso a la memoria es para datos y el sistema tiene un tiempo de acceso a la memoria caché (incluida la detección de aciertos) de 1 ciclo de reloj. Además, asuma que la penalización de lectura y escritura es la misma e ignore otras paradas de escritura.
¿Cuál es el tiempo promedio de acceso a la memoria?
(A) 1.4
(B) 2.4
(C) 2.6
(D) 3.6
Respuesta: (D)
Explicación:
1 clock cycle = 2 ns
Tiempo medio de acceso a la memoria,
= Hit Time + Miss Rate * Miss Penalty = 1*2 + (0.01 * 0.85 + 0.05 * 0.15) * 50*2 = 3.6 ns
La opción (D) es correcta.
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Artículo escrito por GeeksforGeeks-1 y traducido por Barcelona Geeks. The original can be accessed here. Licence: CCBY-SA