Considere el circuito lógico dado a continuación.
Las puertas inversor, AND y OR tienen retrasos de 6, 10 y 11 nanosegundos respectivamente. Suponiendo que los retrasos en los cables son insignificantes, ¿cuál es la duración de la falla de Q antes de que se estabilice?
(A) 5
(B) 11
(C) 16
(D) 17
Respuesta: (A)
Explicación: En este circuito, el inversor y la compuerta AND tomarán un total de 16 nseg (el inversor tomará 6 nseg y otros 10 nseg compuerta AND) para llegar a la compuerta XOR, mientras que la compuerta OR llegará a la compuerta XOR en solo 11 ns, lo que provocará una falla durante 5 ns.
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