Sumadores y restadores en lógica digital

La resta de dos números binarios se puede lograr sumando el complemento a 2 del sustraendo al minuendo y descartando el acarreo final, si lo hay. Si el bit MSB en el resultado de la suma es un ‘0’. entonces el resultado de la suma es la respuesta correcta. Si el bit MSB es un ‘1’. , esto implica que la respuesta tiene signo negativo. La verdadera magnitud, en este caso, viene dada por el complemento a 2 del resultado de la suma.

Diagrama de bloques del circuito lógico combinacional : 

Puntos a recordar en el circuito lógico combinacional:

1. La salida depende de la combinación de entradas.
2. La salida es una función pura de las entradas presentes solamente, es decir, las entradas del estado anterior no tendrán ningún efecto en la salida. Además, no utiliza memoria.
3. En otras palabras,

OUTPUT=f(INPUT)

1. Las entradas se denominan excitación de los circuitos y las salidas se denominan respuestas de los circuitos lógicos combinacionales.

Clasificación de circuitos lógicos combinacionales: 

1. Aritmética:

• sumadores
• sustractores
• multiplicadores
• Comparadores

2. Manejo de datos:

• Multiplexores
• Demultiplexores
• Codificadores y Decodificadores

3. Convertidores de código:

• BCD a código Excess-3 y viceversa
• BCD a código Gray y viceversa
• siete segmentos

Diseño de medios sumadores y sumadores completos:

• Un circuito lógico combinacional que realiza la suma de dos bits individuales se llama medio sumador.
• Un circuito lógico combinacional que realiza la suma de tres bits individuales se denomina sumador completo.

1. Media víbora :

 

• Es un circuito lógico combinacional aritmético diseñado para realizar la suma de dos bits individuales.
• Contiene dos entradas y produce dos salidas.
• Las entradas se denominan bits Augend y Added y las salidas se denominan Sum y Carry.

Observemos la adición de bits individuales ,

0+0=0
0+1=1
1+0=1
1+1=10

Dado que 1+1=10, el resultado debe ser una salida de dos bits. Entonces, Arriba se puede reescribir como,

0+0=00
0+1=01
1+0=01
1+1=10

El resultado de 1+1 es 10, donde ‘1’ es salida de acarreo (salida C ₎ y ‘0’ es salida de suma (salida normal). 

Tabla de verdad de la media sumadora:

  

El siguiente paso es dibujar el diagrama lógico. Para dibujar el diagrama lógico, necesitamos la expresión booleana, que se puede obtener usando K-map (mapa de karnaugh) . Dado que hay dos variables de salida ‘S’ y ‘C’, necesitamos definir K-map para cada variable de salida. 

K-map para la variable de salida Sum ‘S’:

 

 K-map tiene la forma de suma de productos . La ecuación obtenida es

 S = AB' + A'B 

que puede escribirse lógicamente como,

S = A xor B

K-map para la variable de salida Carry ‘C’:

  

La ecuación obtenida de K-map es,

C = AB

Usando la expresión booleana, podemos dibujar el diagrama lógico de la siguiente manera.

 

Limitaciones: La adición de acarreo no es posible en medio sumador. 

2. Sumador completo : 

• Para superar la limitación anterior que enfrentan los medios sumadores, se implementan los sumadores completos.
• Es un circuito lógico combinacional aritmético que realiza la suma de tres bits individuales.
• Contiene tres entradas (A, B, C _in ) y produce dos salidas (Sum y C _out ).
• Donde, C _in -> Carry In y C _out -> Carry Out

Tabla de verdad del sumador completo:

  

Simplificación de mapa K para la variable de salida Suma ‘S’:  

La ecuación obtenida es,

S = A'B'Cin + AB'Cin' + ABC + A'BCin' 

La ecuación se puede simplificar como,

S = B'(A'Cin+ACin') + B(AC + A'Cin')
S = B'(A xor Cin) + B (A xor Cin)'
S = A xor B xor Cin 

Simplificación K-map para la variable de salida ‘C _out ‘

  

La ecuación obtenida es,

Cout = BCin + AB + ACin 

Diagrama lógico del sumador completo:  

3. Medio restador :

 

• Es un circuito lógico combinacional diseñado para realizar la resta de dos bits individuales.
• Contiene dos entradas (A y B) y produce dos salidas (diferencia y salida prestada).

Tabla de verdad del medio restador:

 

 Simplificación de K-map para la variable de salida ‘D’:

 

La ecuación obtenida es,

D = A'B + AB'

que puede escribirse lógicamente como,

D = A xor B 

Simplificación de mapa K para la variable de salida ‘B _out ‘:

  

La ecuación obtenida de arriba K-map es,

Bout = A'B 

Diagrama lógico de medio restador:

  

4. Restador completo :

 

• Es un circuito lógico combinacional diseñado para realizar la resta de tres bits individuales.
• Contiene tres entradas (A, B, B _in ) y produce dos salidas (D, B _out ).
• Donde, A y B se denominan bits Minuendo y Sutraendo .
• Y, B _in -> Borrow-In y B _out -> Borrow-Out

Tabla de verdad del restador completo:

  

Simplificación del mapa K para la variable de salida ‘D’: la ecuación obtenida del mapa K anterior es,

D = A'B'Bin + AB'Bin' + ABBin + A'BBin'

que se puede simplificar como,

D = B'(A'Bin + ABin') + B(ABin + A'Bin')
D = B'(A xor Bin) + B(A xor Bin)'
D = A xor B xor Bin 

Simplificación de mapa K para la variable de salida ‘B _out ‘:  

La ecuación obtenida es,

Bout = BBin + A'B + A'Bin  

Diagrama lógico del restador completo: Aplicaciones:

1. Para realizar cálculos aritméticos en calculadoras electrónicas y otros dispositivos digitales.
2. En Temporizadores y Contadores de Programa.
3. Útil en el procesamiento de señales digitales.