El diagrama de pines del microprocesador 8086 es el siguiente:
Intel 8086 es un microprocesador HMOS de 16 bits. Está disponible en chip DIP de 40 pines. Utiliza una fuente de alimentación de 5V CC para su funcionamiento. El 8086 utiliza un bus de direcciones de 20 líneas. Tiene un bus de datos de 16 líneas. Las 20 líneas del bus de direcciones operan en modo multiplexado. Las 16 líneas de bus de direcciones de orden inferior se han multiplexado con datos y las 4 líneas de bus de direcciones de orden superior se han multiplexado con señales de estado.
AD0-AD15: Bus de dirección/datos. Estos son buses de direcciones de bajo orden. Se multiplexan con datos. Cuando se utilizan líneas AD para transmitir direcciones de memoria, se utiliza el símbolo A en lugar de AD, por ejemplo, A0-A15. Cuando los datos se transmiten a través de líneas AD, se utiliza el símbolo D en lugar de AD, por ejemplo, D0-D7, D8-D15 o D0-D15.
A16-A19 : Bus de direcciones de alto orden. Estos se multiplexan con señales de estado.
S2, S1, S0: pines de estado. Estos pines están activos durante los estados T4, T1 y T2 y regresan al estado pasivo (1,1,1 durante T3 o Tw (cuando está listo está inactivo). Estos son utilizados por el controlador de bus 8288 para generar toda la memoria y E/S. O operación) señales de control de acceso. Cualquier cambio en S2, S1, S0 durante T4 indica el comienzo de un ciclo de bus.
| S2 | S1 | S0 | Características |
|---|---|---|---|
| 0 | 0 | 0 | Confirmación de interrupción |
| 0 | 0 | 1 | Leer puerto de E/S |
| 0 | 1 | 0 | Escribir puerto de E/S |
| 0 | 1 | 1 | Detener |
| 1 | 0 | 0 | Código de acceso |
| 1 | 0 | 1 | Leer memoria |
| 1 | 1 | 0 | escribir memoria |
| 1 | 1 | 1 | estado pasivo |
A16/S3, A17/S4, A18/S5, A19/S6: Las líneas de dirección especificadas se multiplexan con las señales de estado correspondientes.
| A17/S4 | A16/S3 | Función |
|---|---|---|
| 0 | 0 | Acceso a segmentos adicionales |
| 0 | 1 | Acceso al segmento de pila |
| 1 | 0 | Acceso al segmento de código |
| 1 | 1 | Acceso al segmento de datos |
BHE’/S7: Habilitación/estado de bus alto. Durante T1 es bajo. Se utiliza para habilitar datos en la mitad más importante del bus de datos, D8-D15. El dispositivo de 8 bits conectado a la mitad superior del bus de datos usa la señal BHE (Active Low). Está multiplexado con la señal de estado S7. La señal S7 está disponible durante T2, T3 y T4.
RD’: Esto se utiliza para la operación de lectura. Es una señal de salida. Está activo cuando está bajo.
LISTO: Este es el reconocimiento de la memoria o dispositivo lento de que han completado la transferencia de datos. La señal puesta a disposición por los dispositivos es sincronizada por el generador de reloj 8284A para proporcionar una entrada lista para el microprocesador. La señal es alta activa (1).
INTR: Solicitud de interrupción. Esta es una entrada activada. Esto se muestrea durante los últimos ciclos de reloj de cada instrucción para determinar la disponibilidad de la solicitud. Si se encuentra pendiente alguna solicitud de interrupción, el procesador entra en el ciclo de reconocimiento de interrupción. Esto se puede enmascarar internamente después de generar el indicador de activación de interrupción. Esta señal está activa alta (1) y ha sido sincronizada internamente.
NMI: Interrupción no enmascarable. Esta es una entrada activada por flanco que da como resultado una interrupción de tipo II. Luego, una subrutina se vectoriza a través de una tabla de búsqueda de vectores de interrupción que se encuentra en la memoria del sistema. NMI no es enmascarable internamente por software. Una transición hecha de bajo (0) a alto (1) inicia la interrupción al final de la instrucción actual. Esta entrada ha sido sincronizada internamente.
INTA: Reconocimiento de interrupción. Está activo bajo (0) durante T2, T3 y Tw de cada ciclo de reconocimiento de interrupción.
MN/MX’ : Mínimo/Máximo. Esta señal de pin indica en qué modo funcionará el procesador.
RQ’/GT1′, RQ’/GT0′ : Solicitud/Concesión. Estos pines son utilizados por los maestros de bus local para obligar al microprocesador a liberar el bus local al final del ciclo de bus actual del microprocesador. Cada uno de los pines es bidireccional. RQ’/GT0′ tiene mayor prioridad que RQ’/GT1′.
LOCK’: Es un pin bajo activo. Indica que no se ha permitido que otros maestros del bus del sistema obtengan el control del bus del sistema mientras LOCK’ está activo bajo (0). La señal LOCK estará activa hasta que se complete la siguiente instrucción.
TEST’ : Esta examinado por una instrucción ‘WAIT’. Si el pin de PRUEBA baja (0), la ejecución continuará; de lo contrario, el procesador permanecerá en estado inactivo. La entrada se sincroniza internamente durante cada uno de los ciclos de reloj en el borde de ataque del reloj.
CLK: Entrada de reloj. La entrada de reloj proporciona la temporización básica para la operación de procesamiento y la actividad de control del bus. Es una onda cuadrada asimétrica con un ciclo de trabajo del 33%.
REINICIO: este pin requiere que el microprocesador finalice su actividad actual de inmediato. La señal debe estar activa alta (1) durante al menos cuatro ciclos de reloj.
Vcc: fuente de alimentación (+5 V CC)
TIERRA : Tierra
QS1,QS0: Estado de la cola. Estas señales indican el estado de la cola de instrucciones interna del 8086 de acuerdo con la tabla que se muestra a continuación.
| QS1 | QS0 | Estado |
|---|---|---|
| 0 | 0 | No operacion |
| 0 | 1 | Primer byte del código de operación de la cola |
| 1 | 0 | vaciar la cola |
| 1 | 1 | Byte subsiguiente de la cola |
DT/R: transmisión/recepción de datos. Este pin es necesario en sistemas mínimos que deseen utilizar un transceptor de bus de datos 8286 o 8287. La dirección del flujo de datos se controla a través del transceptor.
DEN : Habilitación de datos. Este pin se proporciona como una habilitación de salida para el 8286/8287 en un sistema mínimo que utiliza un transceptor. DEN está activo bajo (0) durante cada acceso a memoria y entrada-salida y para ciclos INTA.
HOLD/HOLDA: HOLD indica que otro maestro ha estado solicitando un bus local. Este es un alto activo (1). El microprocesador que recibe la solicitud HOLD emitirá HLDA (alto) como reconocimiento en medio de un ciclo de reloj T4 o T1.
ALE: Habilitar enganche de dirección. El microprocesador proporciona ALE para bloquear la dirección en el pestillo de dirección 8282 o 8283. Es un pulso activo alto (1) durante T1 de cualquier ciclo de bus. La señal ALE nunca flota, siempre es un número entero.